module jk_trigger(clk, j, k, q, rst);
input clk, j, k,rst;
output reg q;
always@(posedge clk)       //时钟上升沿到来时，判断jk的值
begin
	if (rst)
		q = 0;
	else
		case({j,k})
			2'b00: q = q;       //如果{j,k}=00，则触发器处于保持状态
			2'b01: q = 1'b0;    //如果{j,k}=01，则触发器置0
			2'b10: q = 1'b1;    //如果{j,k}=10，则触发器置1
			2'b11: q = ~q;      //如果{j,k}=11,翻转
			default: q = q;
		endcase
end
endmodule
